三大晶圓廠競逐3D封裝

自集成電路發明以來，已經歷經了數十載風波。在這些年中，半導體先進製程按照摩爾定律飛速發展。如今，隨著摩爾定律放緩，集成電路產業正在進入後摩爾定律時代。要延續摩爾定律，解開後端「封裝」技術的瓶頸成為法門之一。

為什麽是3D封裝？

台积电SoIC设计架构示意。(source: vlsisymposium.org, 制图:CTIMES)臺積電SoIC設計架構示意。(source: vlsisymposium.org, 製圖:CTIMES)




同期亮相的還有WoW技術，即 Wafer-on-Wafer (WoW，堆疊晶圓)，就像是3D NAND閃存多層堆疊一樣，將兩層Die以鏡像方式垂直堆疊起來，有望用於生產顯卡GPU，創造出晶體管規模更大的GPU。

台积电方面表示，这两个封装技术将会在公司的先进封装布局中扮演重要角色。而在19年4月，台积电宣布完成全球首颗3D IC封装，预计将于2021年量产。臺積電方面表示，這兩個封裝技術將會在公司的先進封裝布局中扮演重要角色。而在19年4月，臺積電宣布完成全球首顆3D IC封裝，預計將於2021年量產。




今年4月，臺積電宣布封裝技術再升級，針對先進封裝打造的晶圓級系統整合技術(WLSI)平臺，透過導線互連間距密度和系統尺寸上持續升級，發展出創新的晶圓級封裝技術系統整合芯片(TSMC-SoIC)，除了延續及整合現有整合型扇出(InFO)及基板上晶圓上芯片封裝(CoWoS)技術，提供延續摩爾定律機會，並且在系統單芯片(SoC)效能上取得顯著的突破。


以3D IC為架構的TSMC-SoIC先進晶圓級封裝技術，能將多個小芯片(Chiplet)整合成一個面積更小與輪廓更薄的SoC，透過此項技術，7納米、5納米、甚至3納米的先進SoC能夠與多階層、多功能芯片整合，可實現高速、高頻寬、低功耗、高間距密度、最小占用空間的異質3D IC產品。
目前臺積電已完成TSMC-SoIC製程認證，開發出微米級接合間距(bonding pitch)製程，並獲得極高的電性良率與可靠度數據，展現了臺積電已準備就緒，具備為任何潛在客戶用TSMC-SoIC生產的能力。


近日，工研院產科國際所研究總監楊瑞臨指出，臺積電在先進封裝領域著墨多時，因此臺積電將在先進封裝領域將領先對手。外資並預期，先進封裝將是臺積電築起更高的技術與成本門檻，拉大與競爭對手差距的關鍵。
英特爾另擇法門


與此同時，此前因10nm頻頻難產的英特爾也在封裝上卻找到了新的出路，2018年12月，英特爾展示了名為「Foveros」的全新3D封裝技術，這是繼2018年英特爾推出突破性的嵌入式多芯片互連橋接（EMIB）封裝技術之後，英特爾在先進封裝技術上的又一個飛躍。

據介紹，該技術是英特爾首次引入了3D堆疊的優勢，可實現在邏輯芯片上堆疊邏輯芯片。Foveros為整合高性能、高密度和低功耗矽工藝技術的器件和系統鋪平了道路。英特爾表示，Foveros可以將不同工藝、結構、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現高性能、高密度和低功耗。Intel表示，該技術提供了極大的靈活性，設計人員可以在新的產品形態中「混搭」不同的技術專利模塊、各種存儲芯片、I/O配置，並使得產品能夠分解成更小的「芯片組合」。據介紹，該技術是英特爾首次引入了3D堆疊的優勢，可實現在邏輯芯片上堆疊邏輯芯片。Foveros為整合高性能、高密度和低功耗矽工藝技術的器件和系統鋪平了道路。英特爾表示，Foveros可以將不同工藝、結構、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上，實現高性能、高密度和低功耗。Intel表示，該技術提供了極大的靈活性，設計人員可以在新的產品形態中「混搭」不同的技術專利模塊、各種存儲芯片、I/O配置，並使得產品能夠分解成更小的「芯片組合」。








據悉，英特爾從2019年下半年開始推出一系列采用Foveros技術的產品。首款Foveros產品將整合高性能10納米計算堆疊「芯片組合」和低功耗22FFL基礎晶片。它將在小巧的產品形態中實現世界一流的性能與功耗效率。




近日，英特爾在其2020年架構日中，展示了其在3D封裝技術領域中的新進展，英特爾稱其為「混合結合（Hybrid bonding）」技術。

英特尔的官方资料显示，当今大多数封装技术中使用的是传统的“热压结合（thermocompression bonding）”技术，混合结合是这一技术的替代品。这项新技术能够加速实现10微米及以下的凸点间距，提供更高的互连密度、带宽和更低的功率。英特爾的官方資料顯示，當今大多數封裝技術中使用的是傳統的「熱壓結合（thermocompression bonding）」技術，混合結合是這一技術的替代品。這項新技術能夠加速實現10微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。




據透露，使用「混合結合（Hybrid bonding）」技術的測試芯片已在2020年第二季度流片。


而其實在之前，英特爾也在2.5D上有了嘗試，那就是他們的EMIB。 


EMIB的全稱是「Embedded Multi-Die Interconnect Bridge」。因為沒有引入額外的矽中介層，而是只在兩枚裸片邊緣連接處加入了一條矽橋接層（Silicon Bridge），並重新定製化裸片邊緣的I/O引腳以配合橋接標準。

在扇出封装上，英特尔其实也是先行者。在2009年，他们推出了eWLB技术并对晶圆级扇出型封装才进行过商业化量产。但此时的扇出型晶圆级封装被限制于一个狭窄的应用范围，仅被用于手机基带芯片的单芯片封装。直到2014年扇出型晶圆级封装面临来自其它封装技术的激烈竞争，使得英特尔移动放弃了该项技术。至今，英特尔在扇出封装上再无动作。在扇出封裝上，英特爾其實也是先行者。在2009年，他們推出了eWLB技術並對晶圓級扇出型封裝才進行過商業化量產。但此時的扇出型晶圓級封裝被限製於一個狹窄的應用範圍，僅被用於手機基帶芯片的單芯片封裝。直到2014年扇出型晶圓級封裝面臨來自其它封裝技術的激烈競爭，使得英特爾移動放棄了該項技術。至今，英特爾在扇出封裝上再無動作。


三星亦步亦趨


作為臺積電的老對頭，三星在先進封裝上自然不甘示弱。針對2.5D封裝，三星推出了可與臺積電CoWoS封裝製程相抗衡的I-Cube封裝製程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領域的路線圖，就2.5D/3D封裝上來說，三星已經可以提供I-Cube 2.5D封裝。

韩媒指出，三星与台积电在技术方面没有较大差距，而在封装技术上，台积电仍然占据优势，不过这优势或许将被拉平。韓媒指出，三星與臺積電在技術方面沒有較大差距，而在封裝技術上，臺積電仍然占據優勢，不過這優勢或許將被拉平。




近日，三星對外宣布其全新的芯片封裝技術X-Cube3D已經可以投入使用，三星宣稱該技術可以使封裝完成的芯片擁有更強大的性能以及更高的能效比。


不同於以往多個芯片平行封裝，全新的X-Cube3D封裝允許多枚芯片堆疊封裝，使得成品芯片結構更加緊湊。而芯片之間的通信連接采用了TSV技術，而不是傳統的導線。據三星介紹，目前該技術已經可以將SRAM存儲芯片堆疊到主芯片上方，以騰出更多的空間用於堆疊其他組件，目前該技術已經可以用於7nm甚至5nm製程工藝的產品線，也就是說離大規模投產已經十分接近。

三星表示，TSV技术可以大幅减少芯片之间的信号路径，降低功耗的同时提高了传输的速率。该技术将会应用于最前沿的5G、AI、AR、HPC、移动芯片已经VR领域，这些领域也都是最需要先进封装工艺的地方。至于芯片发展的路线，三星与各大芯片厂商保持一致，将会跳过4nm的制程工艺，直接选用3nm作为下一代产品的研发目标。三星表示，TSV技術可以大幅減少芯片之間的信號路徑，降低功耗的同時提高了傳輸的速率。該技術將會應用於最前沿的5G、AI、AR、HPC、移動芯片已經VR領域，這些領域也都是最需要先進封裝工藝的地方。至於芯片發展的路線，三星與各大芯片廠商保持一致，將會跳過4nm的製程工藝，直接選用3nm作為下一代產品的研發目標。




據了解，該技術將主要應用於最前沿的5G、AI、AR、HPC、移動芯片等領域中。毫無疑問的是，三星本次研發成功必定會讓更多的用戶用上3D封裝的芯片產品，讓更多用戶享受到科技進步帶來的紅利。


至此，全球主要的三家半導體芯片製造廠商均擁有3D或2.5D的封裝技術。3D封裝技術的提出，說明了這些廠商的殊途同歸，正在漸漸走進未來芯片發展的同時一個方向-不再拘泥於傳統框架，追求更加靈活地設計性能更強、功能更豐富、功耗更低、用途更靈活的不同產品。


2019年也許可以成為3D封裝技術元年，在那一年，英特爾和臺積電都不約而同拿出殺手鐧來宣示彼此霸主地位。而走到2020年，戰爭似乎已經升級，三星的加入更為這場戰爭增加了一把火。這三家廠商在今年對於業界高度關註 3D 封裝技術分別出招，行業內人士等著看這出「頂尖對決」的戲碼上演。